Der Inhalt dieser Diplomarbeit bestand darin eine neue AusfAuhrung eines Regelkreises zur Fre- quenzgenerierung (Phase Locked Loop) zu enwickeln und auf Funktionalitat und Performance zu uberprufen. Das Spezielle an diesem PLL ist, dass nicht ein klassischer, ganzzahliger Teiler (Prescaler) in der Ruckfuhrung des Loops verwendet wird. Ein DDS-Chip, der gebrochene Teilverhaltnisse erzeugen kann, wird stattdessen eingesetzt. Man erhofft sich dadurch Vorteile gegenuber der herkommlichen Bauweise. Im Laufe der Arbeit wurden PCB-Layouts mit dem Programm Protel DXP fur die Bausteine eines PLLs mit Maximalfrequenz von 400 MHz entwickelt. Diese wurden wahrend den Funktionstests verbessert und vereinzelt erweitert. Schlussendlich wurde der funktionierende PLL (mit DDS) verschiedener Tests unterzogen. Ein weiterfuhrender Teil der Arbeit, die Entwicklung eines PLLs mit 3 GHz, konnte aus zeitlichen Grunden nicht mehr angegangen werden. Die Hauptpunkte dieser Arbeit:

• Verstandnis der Funktionsweisen einzelner Komponenten des PLLs und derer Zusammenarbeit.
• Entwicklung, Aufbau und Test der Komponenten.
• Inbetriebnahme des PLLs
• Bestimmung der Vor- und Nachteile des DDS in der neuen Umgebung.

Der PLL mit DDS in der Ruckfuhrung funktioniert, bis auf einige Einschrankungen bezuglich Wahl des Teilverhaltnisses des DDS und der Steilheit des Rechtecksignals vor dem Phasenkomparator, den Erwartungen entsprechend. Diese Diplomarbeit bildet eine Basis fur die Implementation des DDS in einem Hochfrequenz-PLL mit uber 3 GHz.